1. 본 발명의 실시 예에 따른 타임 레지스터는 제1 시간 구간을 갖는 입력 신호를 수신하는 인(IN) 신호 입력부; 트리거 신호를 수신하는 트리거 신호 입력부; 상기 입력 신호와 트리거 신호에 응답하여 인에이블(EN) 신호를 생성하는 인에이블(EN) 생성부; 셋 신호를 수신하는 셋(SET) 신호 입력부; 및 상기 인에이블(EN) 신호를 인가받아, 상기 셋(SET) 신호를 전파하는 직렬 지연 게이트 회로부를 포함한다. 이에 따라, 시간 정보의 저장, 가산 또는 감산이 클럭 동기적으로 가능한 타임 레지스터를 디자인 할 수 있다.

Un registre d'horloge selon un mode de réalisation de la présente invention comporte : une unité d'entrée de signal d'entrée (IN) pour recevoir un signal d'entrée ayant un premier intervalle de temps; une unité d'entrée de signal de déclenchement pour recevoir un signal de déclenchement; une unité de génération de validation (EN) pour générer un signal EN en réponse au signal d'entrée et au signal de déclenchement; une unité d'entrée de signal de mise à 1 (SET) pour recevoir un signal de mise à 1; une unité de circuit de porte à retard série pour recevoir le signal EN et transmettre le signal SET.