1. The multicore processor may identify a cache miss for a block in the second cache.

Le processeur multicœur peut identifier un défaut de cache pour un bloc dans le second cache.

2. The cache controller performs a broadside compare of the reference address against all addresses held in the cache, and translates the reference address into a cache-array address.

Le gestionnaire d'antémémoire effectue une comparaison d'ensemble de l'adresse de référence avec toutes les adresses figurant dans l'antémémoire et traduit l'adresse de référence en une adresse d'assemblage d'antémémoire.

3. Pipelined access to single ported cache

Acces pipeline a une antememoire a un port

4. The cache system interfaces to the host bus through address and data buffers controlled by cache interface logic.

Le système d'antémémoire assure l'interface avec le bus hôte par l'intermédiaire de tampons d'adresses et de données commandés par une logique d'interface d'antémémoire.

5. Shared cache for a tightly-coupled multiprocessor

Mémoire cache partagée pour multiprocesseur jumelé

6. Translation lookaside buffer having cache existence information

Répertoire de pages actives possédant des informations d'existence de mémoire cache

7. Such tight coupling also eliminates an access into the first level cache for address translation, eliminates pollution of the first level cache by table entries and also reduces contention for the first level cache.

Ce couplage étroit supprime également un accès à l'antémémoire de premier niveau pour la traduction des adresses, supprime l'encombrement inutile de l'antémémoire de premier niveau par des éléments de tables et réduit en outre les conflits d'utilisation de l'antémémoire de premier niveau.

8. Cache memory with write through, no allocate mode

Mémoire cache avec mode d'écriture immédiate sans allocation

9. Scalable methods for disambiguating shared cache accesses in multi-level cache hierarchies of multiprocessing systems are disclosed providing for improved system performance and reduced cost.

L'invention porte sur des procédés à échelle variable destinés à lever des ambiguïtés concernant des accès à des antémémoires partagées dans le cadre de hiérarchies à antémémoires multiniveaux de systèmes multiprocesseurs, ces procédés permettant d'obtenir un meilleur rendement des systèmes et d'en réduire les coûts.

10. Cache address strobe control logic for simulated bus cycle initiation

Logique stroboscopique de declenchement de cycles simules de commande de bus

11. Finally, a method and apparatus are plrovided for storing a translated hierarchical address in a cache CAM and using the cache CAM to perform successive hierarchical address translations.

Enfin l'invention porte sur un procédé et un dispositif pour mémoriser une adresse hiérarchisée traduite dans une antémémoire associative et pour utiliser l'antémémoire associative pour réaliser des traductions d'adresses hiérarchisées successives.

12. Multilevel conversion table cache for translating guest instructions to native instructions

Mémoire cache de table de conversion multiniveau permettant de traduire des instructions d'hôte en instructions d'origine

13. The translation templates are then loaded into a translation template cache.

Les modèles de traduction sont ensuite chargés dans une mémoire cache de modèles de traduction.

14. Address translation cache that supports simultaneous invalidation of common context entries

Antémémoire de traduction d'adresse prenant en charge une invalidation simultanée d'entrées de contexte commun

15. Hardware acceleration system for logic simulation using shift register as local cache

Systeme d'acceleration de materiel pour simulation logique utilisant un registre a decalage comme memoire cache locale

16. Multi-channel first-in first-out cache queue controller and access method

Contrôleur de file d'attente d'antémémoire de type premier entré, premier sorti multicanaux et procédé d'accès

17. Address translation caching and i/o cache performance improvement in virtualized environments

Mise en cache de traduction d'adresse et amélioration de la performance d'antémémoire i/o dans des environnements virtualisés

18. Each IP identity has its own ARP cache and Address Resolution Protocol (ARP).

Chaque identité IP présente sa propre mémoire cache ARP et un protocole de résolution d'adresse (ARP).

19. Optimized cache consistency algorithm in a point-to-point interconnected multiple processor system

Algorithme optimisé de consistance de mémoire cache dans un système de traitement multiple interconnecté point à point

20. The program memory is only accessed on instruction cache misses in the engines.

On n'a accès à la mémoire de programme que sur des absences de mémoire cache d'instructions dans les moteurs.

21. Systems and methods for direct data access in multi-level cache memory hierarchies

Systèmes et procédés pour un accès direct aux données dans des hiérarchies de mémoires cache multiniveaux

22. A single access to the cache memory (23) may cross virtual address line boundaries.

Un unique point d'accès à l'antémémoire (23) peut traverser des frontières de lignes d'adresses virtuelles.

23. Method and system to achieve zero cycle penalty for access crossing a cache line

Procede et systeme pour atteindre une penalite de cycle nulle en vue d'obtenir un acces croisant une ligne de memoire cache

24. A system and method are described for intelligently flushing data from a processor cache.

L'invention concerne un système et un procédé pour vider intelligemment les données d'un cache de processeur.

25. Simultaneous invalidation of all address translation cache entries associated with x86 process context identifier

Invalidation simultanée de toutes les entrées d’antémémoire de traduction d'adresse associées à un identificateur de contexte de processus x86

26. A single integrated cache is maintained for file system data, status and pathname information.

Une seule antémémoire intégrée est maintenue pour les informations relatives au nom d'accès, à l'état et aux données du système de fichiers.

27. The processor (1) retrieves blocks of data from a cache (5) or a memory (3).

Le processeur (1) extrait des blocs de données à partir d'une antémémoire (5) ou d'une mémoire (3).

28. A method, apparatus and system for dynamically controlling an addressing mode for a cache memory

Procédé, appareil et système de commande dynamique d'un mode d'adressage pour une mémoire cache

29. The conditional access mechanism uses the locking condition to implement conditional accessing of the cache memory.

Ledit mécanisme utilise la condition de blocage pour mettre en oeuvre l'accès conditionnel à la mémoire cache.

30. In one embodiment, a non-quick to quick translator cache provides pointer specific store instruction replacement.

Dans un aspect de l'invention, une cache de traduction lente à rapide fournit un remplacement d'une instruction de mémoire spécifique d'un pointeur.

31. The address resolution protocol will repopulate the cache from traffic it snoops and from new requests.

Le protocole de résolution d'adresse va équiper la cache à partir du trafic observé et à partir de nouvelles requêtes.

32. The multicore processor may update the directory to reflect that the second cache shares the blocks.

Le processeur multi-noyau peut mettre à jour le répertoire pour refléter le fait que la seconde mémoire cache partage les blocs.

33. A microprocessor (100) including a level two cache memory (200) which supports multiple accesses per cycle.

L'invention concerne un microprocesseur (100) comprenant une mémoire cache de second niveau (200) prenant en charge plusieurs accès par cycle.

34. If so, the instruction mapping circuit maps the pointer address to an address within the data cache.

Si cela est le cas, le circuit de mappage d'instructions implante l'adresse du pointeur à une adresse dans la mémoire cache.

35. A cost effectiveness for copying the candidate data blocks to the cache memory device may be determined.

On peut déterminer un rapport coût/efficacité de la copie des blocs de données candidats vers le dispositif à mémoire tampon.

36. For instance, multiple ones of the data channels may be employed for servicing a cache-block access.

Par exemple, de multiples canaux parmi les canaux de données peuvent être employés pour assurer un accès à un bloc de cache.

37. A further attribute may indicate that the fetch address is an even address in the instruction cache.

Un attribut supplémentaire peut indiquer que l'adresse de lecture est une adresse régulière dans la mémoire cache d'instructions.

38. Systems and methods for supporting a plurality of load accesses of a cache in a single cycle

Systèmes et procédés de support d'une pluralité d'accès à une charge d'une mémoire-cache dans un seul cycle

39. It allocates main memory for the file cache even when it is no longer available for running applications.

C’est précisément ici qu’O&O CleverCache entre en jeu et résout ce problème en prenant le contrôle de la gestion des ressources de mémoire pour la mémoire cache et les applications.

40. The algorithms are combined with different microprocessor cache settings and test patterns to identify different types of errors.

Les algorithmes sont combinés à différents paramètres de mémoire cache du microprocesseur et à différents motifs de tests pour identifier divers types d'erreurs.

41. A processor includes a cache memory having at least one entry managed according to a copy-back algorithm.

La présente invention concerne un processeur comprenant une mémoire cache qui présente au moins une entrée gérée en fonction d'un algorithme de recopie (copy-back).

42. Similarity measures for acoustic feature vectors (54) are determined in groups that are then buffered into cache memory (59).

Des mesures de similitude pour les vecteurs de caractéristiques acoustiques (54) sont déterminées dans des groupes qui sont ensuite tamponnés dans l'antémémoire (59).

43. When a member of a first hierarchy is accessed, all contents of that member are copied to the cache.

Lors de l’accès à un membre d’une première hiérarchie, le contenu entier de ce membre est copié dans la mémoire cache.

44. Two or more cache lines are to be stored in a memory page with tag bits aggregated together within the page.

Deux lignes ou plus de mémoire cache doivent être stockées dans une page mémoire avec des bits d'étiquette agrégés ensemble à l'intérieur de la page.

45. Methods and apparatus relating to improving address translation caching and/or input/output (I/O) cache performance in virtualized environments are described.

La présente invention concerne des procédés et des appareils relatifs à l'amélioration de mise en cache de traduction d'adresse et/ou de performance d'antémémoire d'entrée/sortie (I/O) dans des environnements virtualisés.

46. The device has a remote address translator (RAT) with a cache for storing priority RA / SA translations as obtained from the CAT.

Le dispositif comprend un traducteur d'adresses à distance doté d'une mémoire cache destinée à stocker les traductions adresses à distance/adresses système prioritaires, telles qu'obtenues du traducteur d'adresses centralisé.

47. The control logic circuit is configured to invalidate an entry in the virtually tagged instruction cache in response to the address translation invalidate instruction.

Le circuit logique de contrôle est configuré pour invalider une entrée dans le cache d'instruction balisé virtuellement en réponse à l'instruction d'invalidation de traduction d'adresse.

48. The instruction cache system also includes a means for address translation which is responsive to an address translation invalidate instruction and a control logic circuit.

Le système de cache d'instruction comprend également un moyen de traduction d'adresse qui agit en réponse à une instruction d'invalidation de traduction d'adresse et un circuit logique de contrôle.

49. The local memory controller routes the access to the local addressable memory or the local cache depending on the state of the L1 SRAM bit.

Cette unité de commande de mémoire locale pilote l'accès à la mémoire adressable locale ou à la mémoire cache locale en fonction de l'état du bit L1 SRAM.

50. The main thing you might want to give a little thought to at the start is the amount of memory to allocate for GIMP's tile cache.

La seule chose à laquelle vous devez porter une attention particulière est le montant de mémoire alloué à la mémoire cache de GIMP.

51. Subsequent instructions in the vector table execute the replaced instruction, with or without re-enabling the cache, branch back (Fig. 3, #42) to the address of the program code.

Des instructions ultérieures comprises dans la table de vecteurs exécutent l'instruction remplacée, avec ou sans réactivation de la branche cache (fig. 3, n° 42) menant vers l'adresse du code programme.

52. During a Fetch stage a previously generated Virtual Effective Address is applied to a translation buffer to generate a physical address which is used to access a data cache.

Au cours d'une étape de prélecture, une adresse effective virtuelle établie antérieurement est appliquée à un tampon de transfert pour obtenir une adresse physique servant à avoir accès à la mémoire cache de données.

53. An exception routine is inserted into the vector table (Fig. 3, #26), and includes instructions (Fig. 3, #11) to disable the data and/or address cache (Fig. 3, #13).

Une routine d'exception est incluse dans la table de vecteurs (fig. 3, n° 26) et comprend des instructions (fig. 3, n° 11) pour désactiver le cache de données et/ou d'adresses (fig. 3, n° 13).

54. The effective address of the access instruction is used without address translation to determine whether the level one cache for the processor core includes the data corresponding to the effective address.

L'adresse effective de l'instruction d'accès est utilisée sans traduction d'adresse pour déterminer si la mémoire cache de niveau un pour le cœur de processeur contient ou non les données correspondant à l'adresse effective.

55. Virtual to physical address translation in the network interface controller is accelerated by using a plurality of independent caches, with each level of the page table hierarchy cached in an independent cache.

Une transformation d'une adresse virtuelle en une adresse physique dans le contrôleur d'interface de réseau est accélérée en utilisant une pluralité de mémoires caches indépendantes, chaque niveau de la hiérarchie de tables de pages étant mis en mémoire cache dans une mémoire cache indépendante.